// Verilog srl16x16e definition // No copyright is claimed on this machine-generated code. // Automatically generated from perl srle.pl 16 // srle.pl is Copyright (C) 2003 Larry Doolittle // 16 x 16 shift register, aggregated from // 16 instances of 16 x 1 Virtex SRL16E shift registers `timescale 1ns / 1ns module srl16x16e(Q, A0, A1, A2, A3, CE, CLK, D); input A0, A1, A2, A3, CE, CLK; input [15:0] D; output [15:0] Q; wire [15:0] Q, D; SRL16E d0(.Q(Q[0]), .A0(A0), .A1(A1), .A2(A2), .A3(A3), .CE(CE), .CLK(CLK), .D(D[0])); SRL16E d1(.Q(Q[1]), .A0(A0), .A1(A1), .A2(A2), .A3(A3), .CE(CE), .CLK(CLK), .D(D[1])); SRL16E d2(.Q(Q[2]), .A0(A0), .A1(A1), .A2(A2), .A3(A3), .CE(CE), .CLK(CLK), .D(D[2])); SRL16E d3(.Q(Q[3]), .A0(A0), .A1(A1), .A2(A2), .A3(A3), .CE(CE), .CLK(CLK), .D(D[3])); SRL16E d4(.Q(Q[4]), .A0(A0), .A1(A1), .A2(A2), .A3(A3), .CE(CE), .CLK(CLK), .D(D[4])); SRL16E d5(.Q(Q[5]), .A0(A0), .A1(A1), .A2(A2), .A3(A3), .CE(CE), .CLK(CLK), .D(D[5])); SRL16E d6(.Q(Q[6]), .A0(A0), .A1(A1), .A2(A2), .A3(A3), .CE(CE), .CLK(CLK), .D(D[6])); SRL16E d7(.Q(Q[7]), .A0(A0), .A1(A1), .A2(A2), .A3(A3), .CE(CE), .CLK(CLK), .D(D[7])); SRL16E d8(.Q(Q[8]), .A0(A0), .A1(A1), .A2(A2), .A3(A3), .CE(CE), .CLK(CLK), .D(D[8])); SRL16E d9(.Q(Q[9]), .A0(A0), .A1(A1), .A2(A2), .A3(A3), .CE(CE), .CLK(CLK), .D(D[9])); SRL16E d10(.Q(Q[10]), .A0(A0), .A1(A1), .A2(A2), .A3(A3), .CE(CE), .CLK(CLK), .D(D[10])); SRL16E d11(.Q(Q[11]), .A0(A0), .A1(A1), .A2(A2), .A3(A3), .CE(CE), .CLK(CLK), .D(D[11])); SRL16E d12(.Q(Q[12]), .A0(A0), .A1(A1), .A2(A2), .A3(A3), .CE(CE), .CLK(CLK), .D(D[12])); SRL16E d13(.Q(Q[13]), .A0(A0), .A1(A1), .A2(A2), .A3(A3), .CE(CE), .CLK(CLK), .D(D[13])); SRL16E d14(.Q(Q[14]), .A0(A0), .A1(A1), .A2(A2), .A3(A3), .CE(CE), .CLK(CLK), .D(D[14])); SRL16E d15(.Q(Q[15]), .A0(A0), .A1(A1), .A2(A2), .A3(A3), .CE(CE), .CLK(CLK), .D(D[15])); endmodule